小菅 敦丈（東京大學 研究生院工學系研究科 副教授）
|用1張光掩模實現低功耗AI處理器
東京大學研究生院工學系研究科的小菅敦丈副教授等人的研究團隊，開發出了一款可兼顧低成本與低功耗的新型結構化ASIC型AI處理器（圖1）。結構化ASIC是指預先在半導體基板中內置基礎電路，再通過追加最少限度的布線即可實現目標功能的方式。
半導體製造需要用於將電路圖案轉寫到半導體表面、被稱為光掩模的原版。傳統AI處理器需要數十張光掩模，而本次的方式僅需1張即可。此前光掩模開發需耗費十億日圓規模的成本，而本方式可將成本削減至原先的1/40。試製樣品為9平方毫米以下，功耗低，可執行腦電解析、心電圖解析等處理。
圖1新型AI處理器概要
實現可穿戴設備所需的低成本、低功耗運行。
|兼顧低成本與低功耗是一大難題
AI技術正為多種產業領域帶來變革，有望讓人們的生活更加豐富。其中，可穿戴設備通過AI分析腦電、心率等資訊，已知有助於疾病的早期發現。然而，對於以佩戴為使用前提的可穿戴設備而言，開發低成本、低功耗運行的AI處理器是一大難題。為尋求設備小型輕量化，電池驅動不可或缺，同時還必須做到價格低廉。
此前業界雖已開發出追求低功耗的AI處理器，但若要壓低功耗，就必須讓AI處理器為特定功能特化，進而失去通用性。因此既有光掩模無法重複使用，必須按用途分別製作。要收回高達十億日圓規模的光掩模成本，只能提高AI處理器的售價，因此長期以來難以兼顧低成本與低功耗。
|開發減少光掩模和縮小晶片面積的技術
將所需光掩模縮減至僅1張
結構化ASIC方式，是指預先在晶片上安裝好基礎電路與布線，再按用途設計、修改最終階段上層結構的AI處理器製造方法。研究團隊對該方式進行了改良，開發出了僅對處理器的1層進行定製即可實現特定功能的Via-programmable Neuron Array技術。由此，所需光掩模僅為1張，大幅削減了開發成本。
共享電路與布線以縮減佈局面積
如果要在該架構上應用作為AI技術核心的深度神經網路模型※1，就需要為每項功能配置專用電路以及大量傳遞資訊的信號布線，所以會面臨超出晶片可整合面積上限的問題。
※1深度神經網路模型：用於分辨複雜模式與特徵的AI計算模型。
研究團隊並未配備專用電路與信號布線，而是開發出通過切換電路與布線供多項處理任務共用的位元神經元串列電路技術，將信號布線數量縮減至原先的1/1024。此外，研究團隊採用的方法是將深度神經網路的權重係數※2從16位元、即65,536種，縮減至僅+1、-1、0三種，在削減布線的同時，成功避免了AI精度下降。
※2權重係數：表示輸入對輸出影響程度的數值。
實現低成本、低功耗的AI處理器
組合這些技術後，研究團隊成功以不足9平方毫米的小尺寸電路面積，實現了可通過1張光掩模製造、且低功耗運行的AI處理器。具體而言，與傳統AI處理器相比，其開發成本降至原先的1/40，功耗成功削減至原先的1/8.4（圖2）。
圖2試製晶片性能評估結果
光掩模張數為最先進AI處理器（ISSCC’23）的1/40，功耗為傳統產品（TBioCAS’19）的1/8.4。
|邁向AI應用領域的進一步拓展
本成果開發的新型AI處理器，具備低成本、低功耗運行的特點，有望應用於智慧手錶、AR·VR設備等可穿戴設備。此外，以往受價格與功耗限制難以引入AI的領域，通過應用本技術，也有望拓展AI的應用可能性。
原文：JST 事業成果 奈米技術/材料領域
翻譯：JST客觀日本編輯部
【論文資訊】
期刊：International Solid-State Circuits Conference(ISSCC)
論文：A Via-Programmable DNN-Processor Fabrication Toward 1/40th Mask Cost
URL：https://ieeexplore.ieee.org/abstract/document/10904711
